lūdzu iedodiet man vienu projekta ideja ..

N

nee_naresh04

Guest
hai .. i daru my post graduation .. tagad es esmu stāšanās DARBA .. tāpēc, lūdzu, sniegt dažas projektu idejas .. sniedz arī informāciju plz .. mans interešu jomas ir

ASIC Design - vhdl

FPGA Implimentation --- vhdl

 
Kas University ko jūs esat kopā?Kādus līdzekļus / resources esat.

 
simulācijas rīki VHDL ir ... MODELSIM, MULTIHDL ..
SINTĒZES TOOLS .. XILINX ISE WEBPACK, Lenardo SPECTURM ..
LAYOUT TOOLS .. LASI, WINSPICE, ORCAD, MATLAB, MAGIC ..

PLEASE GIVE Daži projektu IDEA FOR MY DARBA .. pieejamie instrumenti ME R iepriekš uzskaitītajiem ..

 
Jūs varētu izmēģināt projektu, piemēram, 5-pakāpju MIPS procesoru.Tā labs sākuma projektu, kas var disertāciju too.Ievada grāmatas ir pieejamas šajā forumā.

 
Jūs varat padarīt savu problēmu vairāk skaidrs!

par īstenošanas varat izmantot DesignCompiler & BlastCreate sintēzei kodu, kā arī Jūs varat izmantot BlastFusion & PhysicalCompiler darīt izkārtojumu.Par imitācijai ModelSim un NCsim ir ļoti labs instruments.sveicieni

 
Varat darīt projektu Signal Integrity tā ir laba lauku tiesības tagad.

 

Welcome to EDABoard.com

Sponsor

Back
Top