Kan iemand helpen met een 16 bit latch in VHDL ....

M

manny

Guest
Hallo allemaal,
Ik wil een 16 bits inplement klink in VHDL met een reset ...Ik vind het om hetzelfde werk als een RS-Latch, bij het opstarten van de Q's zijn op nul gezet als de grondstoffen gaan hoog dit is vergrendeld over aan de respectieve Q, maar als de input die is vergrendeld, verandert terug op een nul zal dit geen verandering in de Q dat is ingesteld.En de interne reset lijn zal alle Q's terug naar nul.

Ik kan het met veel van RS hang in schmatic maar zijn niet echt de weg te gaan en ik zou meer met de VHDL-code.
and BUFFER
commands if thats the right term would be used as im new the VHDL and still learning the basics....

Ook zou ik recht in het denken is dit waren de INOUT
en thats BUFFER
commando's als de juiste term zou worden gebruikt als de nieuwe im VHDL en nog steeds leren van de basics ....

hoop dat iemand kan helpen en u bedanken ...

Manny ...

 
Hier is de VHDL-code voor wat je zoekt ...

Code:

library IEEE;

gebruik ieee.std_logic_1164.all;entiteit latch_16 isport (

din: in std_logic_vector (15 Downto 0);

reset: in std_logic;

DOUT: out std_logic_vector (15 Downto 0);

nl: in std_logic);einde latch_16;architectuur Behavioral_latch van latch_16 isbeginnen - Behavioral_latch

proces (din, reset, nl)

beginnen - proces

if (reset = '1 ') then

DOUT <= (others => '0 ');

elsif (nl = '1 ') then

DOUT <= din;

end if;

einde proceseinde Behavioral_latch;
 
Wow wat kan ik zeggen dat zo snel was ....thankyou thankyou thankyou heel veel voor deze zal ik bestuderen en te leren van dit nogmaals bedankt

all the best

Manny

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Lachten" border="0" />

))

 
hi nand_gate bedankt voor de code die ik heb geprobeerd vastgesteld dat hij overschakelt op Din over naar DOUT maar niet klink, toen Din verandert de DOUT wijzigingen terug

hoe zou een te hoge DOUT verblijf, zelfs indien de Din terug naar nul was veranderd ...

manny

 
Manny schreef:hoe zou een te hoge DOUT verblijf, zelfs indien de Din terug naar nul was veranderd ...manny
 
Dank u voor uw advies Renjith, maar ik denk im macht van mezelf niet duidelijk gemaakt wat im op zoek naar en de toepassing zal worden inch ..

Het project is om een controle te maken voor een klinknagel tafel kan hebben tussen 2 en 16 klinknagels koppen op het de exploitant zet de klinknagels in elk van de nagelkoppen vervolgens het product te geklonken op de top van de kop, en dan drukt op een knop start het systeem dat zal worden onafhankelijk van mijn project zal dan het product klinknagel en de exploitant stats weer ...

zoals je kunt prob maken uit dit stuk werk en mijn eenheid te controleren of de operator zet alles ok de nagel op de kop en niet alleen wat tijd, zodat je zou kunnen zeggen dat een systeem voor kwaliteitscontrole op te slaan ...

de detectie gebeurt met inductieve sensor afhalen van de mandrils (de verspilling van de nagel) een buis naar beneden, bij elke snelheid en de output van de sensor zal alleen maar geef me een impuls en niet blijven.

zodat de klink im zoek Ik kan spelen in schmatic met 16 RS-sloten met de reset alle met elkaar zijn verbonden en alleen met behulp van de Q of Qbar als de productie, en de set als de input.De puls van de sensor zal dan reis de klink en geef me een uitgang die zal blijven hoog, zelfs gij de ingang terug naar nul gegaan.

Alle uitgangen gaan naar AA of een poort, alsmede een comaritor de poort of pakt een van de klink uitgangen en begint een timer zeggen 4 seconden en haar aan het einde van deze tijd zal ik u de uitgang voor de comparitor = lijn en de reset van het systeem doet de rest.

Zoals ik al zei ik kan het met 16 RS-hang in schmatic maar i dont think haar de weg te gaan en ik zou graag zien dat het gedaan in VHDL deze manier kan ik leren en meer beter.

dank jullie allemaal nogmaals voor jullie input

Manny

 
Kun je na de schimatics ik zal schrijven de VHDL-code, zoals die per!

 
Dank voor uw hulp nand_gates de sch is hieronder als u zijn eenvoudig kunt zien op de schmatic voor mij, maar niet in VHDL ...Als je zou kunnen toevoegen van een CE-(chip staat) op dat zou nuttig zijn, maar alleen om te selecteren of de selectie van de chip, niet als onderdeel van de vergrendelingsfunctie ...dank u zeer voor uw hulp bij deze is het heel vriendelijk van u ...

Manny

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Lachten" border="0" />Sorry, maar je moet inloggen om deze gehechtheid

 
Hier is de code voor ur circuit ...
Code:

library IEEE;

gebruik IEEE.std_logic_1164.all;entiteit sr_latch is

port (

s: in std_logic;

r: in std_logic;

q: out std_logic);

einde sr_latch;architectuur van sr_latch gedragen wordt

signaal q_int: std_logic;

signaal q_bar: std_logic;

beginnen - gedragen

q <= q_int;

q_int <= s nand q_bar;

q_bar <= r nand q_int;

einde gedragen;library IEEE;

gebruik IEEE.std_logic_1164.all;

gebruik work.all;

entiteit latch_16 isport (

reset: in std_logic;

q: out std_logic_vector (15 Downto 0);

din: in std_logic_vector (15 Downto 0));

einde latch_16;architectuur Behavioral van latch_16 is

component sr_latch

port (

s: in std_logic;

r: in std_logic;

q: out std_logic);

end component;beginnen - Behavioral

G1: for i in 0 tot 15 genereren

comp: sr_latch

poort kaart (s => din (i),

r => reset,

q => q (i));

einde genereren g1;einde Behavioral;

 
Nogmaals bedankt nand_gates voor je hulp ...Ik kan zien wat je hebt gedaan.Ican veel leren van deze

hartelijk dank voor je hulp ...

Manny

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Lachten" border="0" />
 
@ RDEC

Wtf ...zijn dou hier doen
Waarom heb je uploaden timing specs van Microchip PIC

Admins: Wilt u verwijderen van de post
en passende maatregelen nemen hier

<img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="Triest" border="0" />/ Bingo

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top