SystemVerilog

[thecat]

Ahoj,

Všetci z nás počul o SystemC a môžete písať synthesysable kód v ňom, rovnako ako pokročilé tesbenches použitie sily C. V rovnakom čase, teraz sme sa dozvedeli o SystemVerilog, ktorý bude obsahovať Verilog2001 a C rozšírenie systému Pomocníka úroveň dizajnu (nie pre synthesys myslím) a overovanie, ako aj softvér na písanie čipu.

Podľa môjho názoru SystemVerilog bude oveľa lepšie, pretože všetky ASIC návrhári sú veľmi používať s Verilog a nemusíte naučia navrhovať synthesysable RTL kód v C. Čo si myslíte?

Pre SystemC existuje nástroj z Sy-no-psssys CoCentric Studio systém, ktorý som počul, že je najlepší (je tiež simulátor pre SystemC code).Pre SystemVerilog Neviem o žiadne nástroje zatiaľ.A ty?

 

[joe2moon]

[quote = "thecat"] Dobrý deň,
.Pre SystemVerilog Neviem o žiadne nástroje zatiaľ.A ty? [/ Quote]

Z môjho pohľadu, SystemVerilog je lepšia ako SystemC v overovania domény.Pretože aċċellerat už ho prijali ako SystemVerilog "štandardné"

<img src="http://www.edaboard.com/images/smiles/icon_exclaim.gif" alt="Výkřik" border="0" />SystemVerilog (nasledujúcej-generácie verziu tohto Verilog) bol zavedený Co-Design Automation
Inc A táto spoločnosť poskytla simulátor, s názvom "SYSTEMSIM" spustiť simuláciu.Poskytuje tiež 'SYSTEMEX "rozšíriť Superlog (teraz SystemVerilog) do synthesizable podskupine syntax, ktorá môže byť prijatá byť aktuálne logiky syntezátoru, ako $ ynopsys' Des! Gn Compiler.
(Môžete ísť na svojich internetových stránkach www.c0-design.com pre bližšie podrobnosti.)

Len pred niekoľkými týždňami, spolupredsedom-Design Automation
Inc bola získaná $ ynopsys.Dobré alebo zlé?Kto vie?Ale jedna vec je istá, je $ ynopsys prijal moc sa Superlog a rozhodli podporiť!
-------------------------------------------------- ---------------------------------
Na ceste, ak máte skúsenosti o chode Verilog simulácie s c-model, prosím odpovedzte na tému "VC $ 'Direct C alebo M0delsim
to c-debug"
on System-On-Chip fórum zdieľať ju!

<img src="http://www.edaboard.com/images/smiles/icon_surprised.gif" alt="Prekvapený" border="0" />

 

[thecat]

joe2moon,

Len pre lepšie pochopenie: Systemlog bola vyvinutá Co-Design a potom prijala Accelero ktorí pøejmenován do SystemVerilog?

Budem tiež orefer SystemVerilog, ale vidím na polll že existuje viac ľudí, ktorí preferujú SystemC.

Podľa môjho názoru je to dobré, že Syn o psys získala Co-Design a já věděl, jestli ich nástroj CoCentric systém Studio bude tiež podporovať SystemVerilog alebo im bude novým nástrojom pre tento jazyk.

 

[joe2moon]

Je nám ľúto,
ale som urobil chybu.

<img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="Smutný" border="0" />CO-Design Automatizačné venovalo svoje SUPERLOG Rozšírené Synthesizable SUBSET (ESS) a Design tvrdenia jazyku SUBSET (DAS) na aċċellerat.
Aċċellerat a prijíma ich a pridáva sa do aċċellerat
to SystemVerilog štandard.

Takže SUPERLOG je nadmnožinu z SystemVerilog.