デザイン

[mustangyhz]

0.18μmのCMOSデジタル/アナログ/ RF技術
トポロジーと信頼性
デザインルール
2008年11月

イベント期間中のESDクランプ力をVDD
と グランドの間に放電経路を提供しています
通常はオフで
、 他のすべての回。ええとパワークランプ0.18を使用してプロセスで実証されて
いるトリガのrc -
NFET クランプ。クランプ
されている のは
、 放電NFETデバイス、 400/0.4ええと、している
3つの段階をインバータによって制御されます。ステージの最初のインバータの入力
は、 RCネットワーク（に設定
一度
の 定数〜 1.5us ） 。されたインバータのスイッチングしきい値を
削減するサイズ大規模な研究とCと抵抗
R の必要性を減らす
に 長いチャネルPMOSで実現しています。
NMOSコンデンサの容量Cで実現しています。このアーキテクチャのクランプ力を証明されています
ええと0.18シリコン技術ではKVのTLP電流1.3A （ 2と同等に耐えることができます
閾値のESD HBM ） 。1.3Aの出力インピーダンスをクランプ
し ています〜 3オーム。インピーダンスを低くすることができます
広いFETを小さくシリサイドブロック長を使用して実現される。<img src=¥"http://images.elektroda.net/74_1242305466_thumb.jpg¥" border=¥"0¥" alt=¥"¥"/>
抵抗Rは長いチャネルPMOSで実現しています。
NMOSコンデンサの容量Cで実現しています。
線量誰PMOSとnmosどのように選んだのを知っている？
感謝！

 

[Guest]

[No message]

 

[transbrother]

このコンデンサは
、 ゲート酸化物キャップNmosされます。そのためには、
キャップ nmos場合
は、 ユニットの容量を知っている（設計マニュアルで）
、 することができますnmosトランジスタのサイズをご希望の容量を記載。例えばあなたが選択することができます約1-2 pFのどの程度を消費しているに応じている。

のPmos （長チャネル）アクティブ負荷はどうすればよいことである：

帽子pmosトランジスタのソ¥ースを変更すると
、 それゆえに短いようにして近くのvdsとGNDへの流出は最大のESDパルスをVDDに適用となる行為は
、 イベント期間中のESD 。
あなた は
、 アクティブ負荷としてpmosを使おうとしているので
、 サイズにシミュレーション上のpmos依存する必要があります。するため
のESD も
の 高頻度
の イベントですが
、 トランジスタのドレインpmosで（というよりも抵抗）容量モデルをトレースする必要があります。私たちをVDDに急激な上昇と1.5usecについて話しているよりも低いので、高速なパルスを1.5usecをVDDよりも
、確実 にnmos出力トランジスタは
、 高速で回転する必要があります。立上がり時間> 1.5usec場合は
、 出力トランジスタdoesn't有効にnmosていることを確認したい。
後
Pmos をチェックすることができます最終的な水/ Lに到達している場合
、 右の抵抗（ pmos ）とコンデンサ（ nmos ）の容量を個別にシミュレーションをpmosとC値の
R 値を計算して与えることを確認してして
、 値をRC時定数の約1.5usec 。

私はあなたの心にはあなたのチップにはいくつかのパラレル出力クランプ
する 必要が
あります が
、 あなたのアカウントには
、 全容量と抵抗を受けて
ほしいのですが 希望している。

 

[mustangyhz]

transbrother 、
ありがとう！
あなたchart18rfのESD 、 scribleライン、パッドの回路はありますか？

 

[transbrother]

mustangyhz 、

私はこれらの事を仲間が残念dont 。