приводу затримки

[bjzhangwn]

Я плутати з моєю роботою, я Інтерфейс розроблено повинні працювати між-100 та 150Mhz, тепер інтерфейс працює на 100, але якщо швидкість 150м,
в даний час проблема полягає в тому, що extenal пристрій не вибірку даних correctly.and затримка перевищує 1 періоду!

 

[tom123]

Я думаю, ви повинні розмістити свій дизайн вхідного та вихідного регістра зареєструватися

в МО чел в FPGA, в той же час, ви можете використовувати PLL в FPGA для підвищення

IO терміни, що BA великою допомогою.bjzhangwn писав:

Я плутати з моєю роботою, я Інтерфейс розроблено повинні працювати між-100 та 150Mhz, тепер інтерфейс працює на 100, але якщо швидкість 150м, в даний час проблема полягає в тому, що extenal пристрій не вибірку даних correctly.and затримка перевищує 1 періоду!

 

[srik_naidu]

привіт,
Використання буфера на вході і виході з дизайну.

З повагою,
srik